概述

JEDEC® HBM3 存储器设备的黄金标准，面向您的 IP、系统级芯片和系统级设计验证。

率先进入市场，被多个早期采用者用于生产设计。

该 Cadence® 验证 IP (VIP) 支持高带宽内存 (HBM3) 接口。它提供了一个适用于 IP、系统级芯片 (SoC) 和系统级验证的高性能合规验证解决方案。Cadence 的 HBM3 存储器模型可为单通道的 HBM3 DRAM 建模；该模型可以复制到多通道和堆栈模式。用于 HBM3 的存储器模型可以在所有领先的仿真器上运行，并利用行业标准的 Cadence 存储器模型核心架构、接口和使用模型。

HBM3 框图

产品优势

  • 数百个协议和时序检查工具，可轻松发现设计缺陷
  • 数百种预定义配置，基于特定存储器供应商的零件编号、数据表或 ememory.com 上的通用 JEDEC 定义
  • 所有协议、模型状态和设备内存事件的事务和内存回调
  • 能够选择性地跳过初始化或动态更改配置参数
  • 能够动态地改变设备存储器的密度或 Speedbin
  • 创建数据包跟踪记录，便于调试
  • SystemVerilog 中具备广泛的功能覆盖率
  • 与 DFI HBM 解决方案集成，用于 IP 级验证
  • 与系统性能分析器即插即用，用于子系统或 SoC 性能验证
  • 支持 SystemVerilog、UVM、OVM 和 SystemC 的仿真平台语言接口

主要功能

下表列出了 VIP 中实现的规范的一些重要功能：

功能名称

描述

速度 (MHz)
  • 时钟：1800MHz；数据速率：7.2Gbps/pin

模式寄存器
  • 支持所有 16 个模式寄存器

寻址
  • 支持所有带有伪通道的寻址方案
  • 支持每通道 2Gb 到 32Gb 的设备密度
  • 支持 8Gb 8 High 到 32Gb 16 High 的设备配置

HBM3 功能
  • 预充电、激活、读取、写入、模式寄存器设置、掉电、自刷新和所有相关的时序检查

时钟和复位
  • 差分时钟输入 (CK_t/CK_c) 和有效低电平复位线路 (reset_n)

初始化
  • 支持带有所有 tINIT* 时序检查的初始化，可选择跳过初始化

训练
  • 支持 WDQS-to-CK 对齐训练

DCA，DCM
  • 支持占空比监控器和占空比调整器的操作

读/写
  • 支持基于 WDQS 的新架构，读写速度为 WDQS 的 2 倍
  • 支持前同步码和后同步码
  • 检查 WDQS 时序参数和差分时钟
  • 执行与 tCCD 相关的检查
  • 支持不匹配的 WDQS to DQ 路径参数 - tWDQS2DQ
  • 支持自动预充电功能

刷新
  • 支持刷新、刷新管理和自适应刷新管理

SID
  • 堆栈 ID (SID) 在命令执行过程中充当 bank 地址位

命令间距
  • 命令间距检查

Bank 组
  • 与对相同和不同 bank 组的 back-to-back 访问相关的时序

命令，数据奇偶性校验
  • 支持命令/地址奇偶性校验、数据奇偶性校验和相关检查

数据总线翻转 (DBI)
  • 支持写/读数据翻转

IEEE 1500 功能
  • 支持所有 IEEE 1500 指令的解码
  • 支持指令的功能，如模式寄存器转储集、HBM_RESET、设备 ID、通道禁用等

回环测试模式
  • 支持 AWORD 和 DWORD MISR 操作的所有模式

边界扫描
  • 支持 Extest TX/RX 指令以测试 I/O 连接性

冗余重映射
  • 支持 AWORD、DWORD 的软/硬通道修复

WDQS 内部振荡器
  • 使用 IEEE 指令支持 WOSC 操作

ECC 引擎测试模式
  • 支持 ECC 引擎操作的测试模式

温度补偿刷新
  • 支持 TEMP 引脚的刷新率信息，也支持粘性 CATTRIP 引脚

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