概述

JEDEC® DDR5 存储器设备的黄金标准，面向您的 IP、SoC和系统级设计验证。

自 2014 年起投入生产，应用于数十种生产设计。

该 Cadence® 验证 IP (VIP) 支持 JEDEC® 存储器设备 DDR5 SDRAM 标准。它提供了一个高性能的合规性验证解决方案，支持仿真和形式分析，适用于知识产权 (IP)、系统级芯片 (SoC) 和系统级验证。DDR5 SDRAM VIP 与行业标准的通用验证方法 (UVM) 兼容，可在所有主流的仿真器上运行，并利用行业标准的 Cadence 内存模型核心架构、接口和使用模型。

DDR5 框图

产品优势

  • 数千个协议和时序检查工具，可轻松发现设计缺陷
  • 数百种预定义配置，基于特定存储器供应商的零件编号、数据手册或 ememory.com 上的通用 JEDEC 定义
  • 所有协议、模型状态和设备内存事件的事务和内存回调
  • 能够选择性地跳过初始化、刷新或动态更改配置参数
  • 创建数据包跟踪记录，便于调试
  • SystemVerilog 中具备广泛的功能覆盖率
  • 与 DFI DDR5 解决方案集成，用于 IP 级验证
  • 与系统性能分析器即插即用，用于子系统或 SoC 性能验证
  • 支持 SystemVerilog、UVM、OVM 和 SystemC 的仿真平台语言接口
  • 支持无源模式，即只启用 VIP 监控器、检查器和覆盖器
  • 使用 Cadence vManager™ 验证管理的内置功能覆盖率映射到规格反标的vPlan来实现高效的验证计划

主要功能

下表列出了 VIP 中实现的规范的一些重要功能：

功能名称

描述

速度
  • 3200、3600、4000、4400、4800、5200、5600、6000 和 6400

密度
  • 8Gb、16Gb、24Gb、32Gb 和 64Gb

数据宽度
  • x4、x8 和 x16

核心 DRAM 功能
  • 复位和初始化
  • 读/写和写入模式（所有突发长度包括 BL32、类型、顺序）
  • 自刷新、掉电和最大省电模式 (MPSM)
  • 温度传感器（包括支持基于温度的自更新）
  • DRAM 单片可寻址能力 (PDA)
  • 写入指令功能（tDQS2DQ 偏移、写入数据掩码、twr 时序变化等）

训练模式
  • 训练模式（读取训练模式、读取前同步码训练模式、CATM、CSTM、VrefCS、VrefCA、内部和外部写入均衡训练模式等）
  • ZQ 校准命令
  • DQS 内部振荡器

命令
  • 支持所有 DDR5 JEDEC 规范定义的命令：MRW、MRR、ACT、WrP、WrPA、Wr、WrA、Rd、RdA、VrefCA、VrefCS、RFM、REF、SRE、SREF、PDE、PDX、MPC 和 PRE

信号完整性和布线
  • 包装后修复 (PPR)
  • 片内端接 (ODT)
  • CA_ODT Strap 操作
  • CAI、MIR、CA_ODT 引脚支持
  • 回环模式

DRAM 时序
  • 按速度等级划分的时序参数，例如，总线时序（设置、保持、脉冲宽度检查）
  • 命令间距检查
  • DDR5 时序四舍五入算法

数据完整性
  • ECC 和 ECS 模式
  • CRC 生成器和检查

命令解码
  • 单周期和双周期命令，支持有目标和无目标命令
  • 1N 和 2N 模式支持

可编程配置
  • 可编程前/后和中同步码、CL/CWL、/tdllk/tccdl/dllreset

Bank 组
  • 支持 8 个或 4 个 bank 组
  • 对相同和不同 bank 组与 back-to-back 访问相关的概念和时序进行建模

刷新选项
  • 正常 1X 刷新模式和精细粒度 2X 刷新模式
  • 1X 刷新速率、2X 刷新速率

附加功能
  • 支持所有引脚的电路板延迟
  • 支持 Inter Rank ODT 和命令间距检查
  • 支持 X16 设备的活动字节通道掩码

验证流程
  • 查询选择验证流程
  • 随机配置验证流程

Master Your Tools

Tutorials, Documentation, and Local Experts

Cadence Online Support

Increase your efficiency in using Cadence Verification IP with online trainings, VIP Portal, application notes, and troubleshooting articles

Learn More
Related Products
System VIP
Design IP
Xcelium Logic Simulation
Palladium Emulation