概述

JEDEC® ONFI 存储器设备的黄金标准，面向您的 IP、系统级芯片和系统级设计验证

自 2011 年起投入生产，应用于数十种生产设计。

面向 ONFi 的 Cadence® 存储器模型验证 IP (VIP) 是一款验证解决方案，用于基于任何版本的 Open NAND Flash 接口的 NAND Flash 接口。该 VIP 支持各类接口：标准中所定义的 SDR、NV-DDR、NV-DDR2、NV-DDR3 和 NV-LPDDR4。在仿真过程中，可以动态地从一种接口模式切换到另一种接口模式，直到启用 NV-DDR2。通过最新标准中定义的 “Volume Address” 功能，可以将不限数量的设备模型连接到一个“芯片支持”信号上，以便测试 CE_n 引脚减少的情况。

支持的规范：JEDEC ONFi 1.0、2.0、3.0、4.0、4.1、4.2、5.0、5.1 版本

ONFI 图

产品优势

  • 数百个协议和时序检查工具，可轻松发现设计缺陷
  • 数百种预定义配置，基于特定存储器供应商的零件编号、数据表或 ememory.com 上的通用 JEDEC 定义
  • 所有协议、模型状态和设备内存事件的事务和内存回调
  • 通过用户修改事务内容，实现错误注入
  • 能够检查错误并更改错误的严重程度
  • 能够动态地更改配置参数
  • 创建数据包跟踪器，便于调试
  • 支持 SystemVerilog 和 UVM 的仿真平台语言接口

主要功能

下表列出了 VIP 中实现的规范的一些重要功能：

功能名称

描述

速度
  • NV-DDR3：800MHz、1600MT/s (DDR)
  • NV-LPDDR4：1200MHz、2400MT/s (DDR)

接口
  • SDR、NV-DDR、NV-DDR2、NV-DDR3 和 NV-LPDDR4。能够动态切换接口模式。可用于设备的低电压操作，以提供更快的吞吐量并降低 I/O 功耗

通用功能
  • 重置、读取设备 ID 参数、读取 NAND 设备和 LUN 的状态、多平面读取、缓存读取、编程、擦除和 Copyback 操作、Multi-LUN 操作、LUN 获取/设置命令、ZQ 校准、设置/获取功能地址。

内核和总线时序
  • 设置/保持，每通道或每比特，脉冲宽度

时序模式
  • 时序模式至时序模式 22

培训
  • 显性和隐性 DCC 训练、读取 DQ 训练、在 TX 端写入 DQ 训练

CE_n 引脚减少
  • 允许将多个设备、模型实例连接到一个“芯片支持”引脚

数据眼图
  • 用户可配置时序参数，用于在读取路径中破坏数据眼图

ONFI 5.0 功能
  • ODT 禁用和启用命令，DBI

ONFI 5.1 功能
  • 上电时的差分信号
  • 训练：每引脚 VrefQ 调整
  • 新训练和计时模式的支持参数页面
  • 用于 WDCA 和每引脚 VrefQ 训练的新功能地址

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