概述

JEDEC® DDR6 存储器设备的黄金标准，面向您的 IP、系q统级芯片和系统级设计验证。

为数十种生产设计提供签付模型。

该 Cadence® 验证 IP (VIP) 支持 JEDEC® 图形双倍数据速率 (GDDR6) SGRAM GDDR6 标准。它提供了一个成熟的、高性能的合规性验证解决方案，支持仿真、形式分析和硬件加速平台，适用于知识产权 (IP)、系统级芯片 (SoC) 和系统级验证。GDDR6 VIP 与行业标准的通用验证方法 (UVM) 兼容，可在所有领先的仿真器上运行，并采用了行业标准的 Cadence 内存模型核心架构、接口和使用模型。

GDDR6 框图

产品优势

  • 数百个协议和时序检查工具，可轻松发现设计缺陷
  • 数十种预定义配置，基于特定存储器供应商的零件编号、数据表或 ememory.com 上的通用 JEDEC 定义
  • 所有协议、模型状态和设备内存事件的事务和内存回调
  • 能够选择性地跳过初始化、训练或动态更改配置参数
  • 创建数据包跟踪记录，便于调试
  • SystemVerilog 中具备广泛的功能覆盖率
  • 与 DFI DDR6 解决方案集成，用于 IP 级验证
  • 支持 SystemVerilog、UVM、OVM 和 SystemC 的仿真平台语言接口

主要功能

下表列出了 VIP 中实现的规范的一些重要功能：

功能名称

描述

速度
  • 通过当前供应商数据手册，支持高达 16Gbps 的速度

设备密度
  • 支持从 8Gb 到 32Gb 在内的各种设备密度

设备配置
  • 支持 x16/x8 模式配置；支持伪通道 (PC) 模式配置

Bank 架构
  • 支持 16B 和 BankGroup

时钟
  • CK (DDR)、WCK（DDR、QDR）、DFS（时钟频率变化）

支持的命令
  • 写入：WOM、WOMA、WDM、WDMA、WSM、WSMA、WRTR
  • 读取：RD、RDA、RDTR
  • 预充电：PREab、PREpb
  • 掉电：PDE、PDX
  • 自刷新：SRE、SRX
  • 刷新：REFab、REFpb、REFp2b
  • NOP、MRS、激活、CAT

初始化
  • 上电顺序，稳定电源顺序

接口训练
  • 命令地址训练、WCK2CK 训练、读取训练、写入训练

命令地址总线翻转
  • 驱动 LOW 电平的 CA 线数量，对于 8Gb、12Gb 和 16Gb 密度，在 2 通道模式下可限制为 5 条，或在 PC 模式下限制为 7 条，对于 24Gb 和 32Gb 密度，在 2 通道模式下可限制为 6 条，或在 PC 模式下限制为 8 条

数据总线翻转
  • 总线上的数据在读写时可以翻转，以节省功耗。数据总线翻转功能可通过模式寄存器设置

错误检测代码
  • 支持错误检测代码保持模式、CRC 和其他状态下的特殊 EDC

Tccd 读写
  • 支持所有的读和写组合，将 Tccd 分开

自刷新
  • 支持在 VDDQ 关闭的情况下进行休眠自刷新

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