DDR4 LRDIMM 仿真 VIP

新的 DIMM 配置支持

• 带有 CB 位的 Raw 内存卡被映射到 DQ 和 DQS 总线的中间

可配置的 DIMM 拓扑结构

• 使用 SOMA 可配置 DIMM、RCD 和 DRAM 之间的内存列和组件数量以及整体互连

Flyby 延迟

• 支持 Flyby 延迟，以指定 UDIMM、RDIMM 和 LRDIMM 的布线延迟。可以即时更改

ECC 检查位

• 检查位的可选 DRAM 实例化

地址监控

• RDIMM 将按照规范所述，选择性地创建地址位镜像

DQ 图

• 可配置的 DQ 图，以匹配规范中提到的其中一个选项

核心 RCD 转发逻辑

• DRAM MRS 命令处理、反转、创建镜像、指令延迟、传播延迟、带奇偶校验的门控和不同的 CS 模式

RCD 控制字写入

• 用于 CWW 和大部分控制字设置的 MRS7 接口

奇偶校验

• 支持选择性地进行偶数奇偶性校验。CWW 和 DRAM 命令支持门控错误
• 执行规范中定义的不同恢复机制

CA 训练

• 支持 Clk to CA 和 ODT、CKE、CSBAR 回环模式

DB 控制字写入

• 用于缓冲区控制字写入和大部分控制字设置的 MRS7 接口

DB 数据锁存和转发

• 锁存读写数据，将其转发给主机，或根据命令转发给 DRAM 端

DDR4 DB 延迟寄存器

• 支持规范中提到的所有半字节和位通道延迟寄存器

DB 命令序列和奇偶校验

• 支持命令序列和奇偶校验错误，以及相关的缓冲区控制字

LRDIMM Rank-to-Rank 时序检查

• 支持对不同内存列的读写访问进行时序检查

DRAM 功能

• 支持所有 DDR4 SDRAM 功能