概述

JEDEC® DDR4 存储器设备的黄金标准，面向您的 IP、系统级芯片和系统级设计验证。

自 2011 年起投入生产，应用于数十种生产设计。

该 Cadence® 验证 IP (VIP) 支持 JEDEC® 低功耗存储器设备、DDR4 SDRAM 标准。它提供了一个成熟的、高性能的合规性验证解决方案，支持仿真和形式分析，适用于知识产权 (IP)、系统级芯片 (SoC) 和系统级验证。DDR4 SDRAM VIP 与行业标准的通用验证方法 (UVM) 兼容，可在所有领先的仿真器上运行，并采用了行业标准的 Cadence 内存模型核心架构、接口和使用模型。

DDR4 框图

产品优势

  • 数百个协议和时序检查工具，可轻松发现设计缺陷
  • 数百种预定义配置，基于特定存储器供应商的器件编号、数据手册或 ememory.com 上的通用 JEDEC 定义
  • 所有协议、模型状态和设备内存事件的事务和内存回调
  • 能够选择性地跳过初始化或动态更改配置参数
  • 创建数据包跟踪记录，便于调试
  • SystemVerilog 中具备广泛的功能覆盖率
  • 与 DFI DDR5 解决方案集成，用于 IP 级验证
  • 与系统性能分析器即插即用，用于子系统或 SoC 性能验证
  • 支持 SystemVerilog、UVM、OVM 和 SystemC 的仿真平台语言接口

主要功能

下表列出了 VIP 中实现的规范的一些重要功能：

功能名称

描述

数据宽度，密度
  • 4、8 和 16。2Gb 至 16Gb

速度
  • 1600、1866、2133、2400、2666 和 3200

Bank 组
  • 对相同和不同 bank 组与 back-to-back 访问相关的概念和时序进行建模

一般的 DDR 功能和时序检查
  • 预充电、激活、读取、写入、模式寄存器写入、写入均衡、ODT 检查、掉电、自刷新、初始化和所有相关的时序检查

减少引脚数量
  • A16...A14 与 ras、cas 和 webar 引脚复用，专用 act 引脚用于激活命令

奇偶校验错误注入
  • 支持使用回调进行奇偶校验错误注入

3DS 级别
  • 支持命令解码

3DS 读写
  • 支持 2H、4H 和 8H 组合的 3DS 读写命令

更多读取训练选项
  • 更多 MPR 寄存器被整理成页面。读取这些寄存器和前同步码训练的更多选择

读取模式寄存器的设置
  • 更多寄存器的一些重要设置被影射到 page-2 MPR 中

数据掩码和数据总线翻转
  • 总线上的数据在读写时可以翻转，以节省功耗。数据掩码和数据总线翻转功能都可以通过模式寄存器来设置

按 DRAM 寻址
  • 允许对 DIMM 上每个 DRAM 的模式寄存器进行独立编程

CAL 模式
  • 允许 CSBAR 在实际命令细节之前的几个周期内被赋值

写入 CRC
  • CRC 对写入进行检查，并将错误传递给控制器。如果数据掩码被禁用，CRC 故障会让写入通过，如果该掩码被启用，则会阻止写入

奇偶校验
  • 默认情况下，奇偶校验是关闭的，但当启用时，在执行每个命令前都会检查奇偶校验，在出现错误时也会检查恢复详情，并通过 MPR 读取来报告日志

控制减档模式
  • 允许 DRAM 在 2N 模式下运行

抖动、漂移和偏斜
  • 支持 tDQSCK 抖动、每个工作电压和温度的漂移和偏斜

可配置的前同步码
  • 允许为读和写选择 1CK 和 2CK 前同步码

刷新选项
  • 正常模式刷新、自刷新、温度控制器自刷新、低功耗阵列自刷新和精细粒度刷新

最大省电模式
  • 保留模式寄存器的设置，但会丢失数据

RTT
  • 对所有的 RTT 值、RTT_NOM、RTT_Park 和 RTT_Wr 进行完整建模，内部寄存器根据操作模式代表某一时间点的 RTT 值

连通测试模式
  • 当测试允许 (TEN) 引脚被赋值为高电平时，允许 DRAM 进入 CT 模式

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