概述

CoaXPress 设备的黄金标准，面向您的 IP、系统级芯片和系统级设计验证。

自 2018 年起投入生产。

该 Cadence® 验证 IP (VIP) 支持 CoaXPress 标准。它提供了一个成熟的、高性能的合规性验证解决方案，支持仿真、形式分析和硬件加速平台，适用于知识产权 (IP)、系统级芯片 (SoC) 和系统级验证。面向 CoaXPress 的 VIP 与行业标准的通用验证方法 (UVM) 兼容，可在所有领先的仿真器上运行，并利用行业标准的 Cadence 内存模型核心架构、接口和使用模型。

支持的规范：CoaXPress VIP 支持规范版本：1.0、1.1 和 1.1.1。

CoaXPress 框图

产品优势

  • 数百个协议和时序检查工具，可轻松发现设计缺陷
  • 所有协议、模型状态和设备事件的事务和内存回调
  • 通过模仿虚拟互联来传输探听事务
  • 能够动态地更改配置参数
  • SystemVerilog 中具备广泛的功能覆盖率
  • 支持 SystemVerilog、UVM、OVM 和 SystemC 的仿真平台语言接口
  • 合规性管理系统可验证协议、接口、高速缓存的一致性

主要功能

下表列出了 VIP 中实现的规范的一些重要功能：

功能名称

描述

配置能力
  • 支持多达 16 个连接，最多 16 个设备

比特率
  • 1.25Gbps、2.5Gbps、3.125Gbps、5Gbps 和 6.25Gbps

编码
  • 支持上行连接和下行连接的 8B/10B 编码和解码

设备发现
  • 支持设备发现过程

像素格式
  • Mono、Bayer（所有子类型）、RGB、RGBA、YUV（所有子类型）、YcbCr601（所有子类型）和 YcbCr709（所有子类型）

控制数据
  • 控制命令：内存读取、内存写入、控制通道复位
  • 控制 ack：终结、等待、逻辑错误和其他
  • 最大控制尺寸

流数据
  • 支持流数据打包、流标记、链路成帧、单流、多流，最多 256 个流和最大数据量

Bootstrap 寄存器
  • 支持 Bootstrap 寄存器

触发器
  • 支持触发器和 I/O - 触发器确认

IDLE
  • 支持 IDLE 数据包

CRC
  • 支持流数据和控制数据的 CRC

传输顺序
  • 支持数据包传输优先级 0、1 和 2

扫描模式
  • 支持矩形图像流

仿真测试集合

VIP 附带一个场景测试集合，可轻松评估和部署 VIP

如需更多信息请联系我们

Master Your Tools

Tutorials, Documentation, and Local Experts

Cadence Online Support

Increase your efficiency in using Cadence Verification IP with online trainings, VIP Portal, application notes, and troubleshooting articles

Learn More
Related Products
System VIP
Design IP
Xcelium Logic Simulation
Palladium Emulation