概述

JEDEC® LPDDR4 存储器设备的黄金标准，面向您的IP、SoC和系统级设计验证。

自 2015 年起投入生产，应用于数十种生产设计。

该 Cadence® 验证 IP (VIP) 支持 JEDEC® 低功耗存储器设备, LPDDR4 标准。它提供了一个成熟的、高性能的合规性验证解决方案，支持仿真、形式分析和硬件加速平台，适用于知识产权 (IP)、系统级芯片 (SoC) 和系统级验证。LPDDR4 VIP 与行业标准的通用验证方法 (UVM) 兼容，可在所有领先的仿真器上运行，并采用了行业标准的 Cadence 内存模型核心架构、接口和使用模型。

LPDDR4 框图

产品优势

  • 数百个协议和时序检查工具，可轻松发现设计缺陷
  • 数百种预定义配置，基于特定存储器供应商的零件编号、数据表或 ememory.com 上的通用 JEDEC 定义
  • 所有协议、模型状态和设备内存事件的事务和内存回调
  • 能够选择性地跳过初始化或动态更改配置参数
  • 创建数据包跟踪记录，便于调试
  • SystemVerilog 中具备广泛的功能覆盖率
  • 与 DFI LPDDR4 解决方案集成，用于 IP 级验证
  • 与系统性能分析器即插即用，用于子系统或 SoC 性能验证
  • 支持 SystemVerilog、UVM、OVM 和 SystemC 的仿真平台语言接口
  • 支持无源模式，即只启用 VIP 监控器、检查器和覆盖器

主要功能

下表列出了 VIP 中实现的规范的一些重要功能：

功能名称

描述
速度 (Mt/s)
  • 2133MHz (4266MT/s)

设备密度
  • 支持从 4Gb 到 32Gb 在内的各种设备密度
双通道
  • 支持两个可以独立运作的通道

通用的DDR 功能和时序检查
  • 预充电、激活、读取、写入、掩码写入、模式寄存器读取、模式寄存器写入、掉电、刷新、自刷新、RFM 和相关的时序检查
数据掩码和数据总线翻转
  • 总线上的数据在读写时可以翻转，以节省电力；数据掩码和数据总线翻转功能都可以通过模式寄存器来设置
即时突发长度
  • 读取、写入和掩码写入过程中的突发长度可以通过命令数据和模式寄存器进行即时设置
可配置的前同步码和后同步码
  • 允许为读取、写入和掩码写入配置前同步码和后同步码
频率设置点
  • 允许通过复制通常随工作频率变化的模式寄存器参数，在两种不同的工作频率之间切换 LPDDR4
FIFO 寄存器和 DQS-DQ 训练
  • 支持写入训练期间使用的读取 FIFO 和写入FIFO 命令
多用途命令 (MPC)
  • 支持所有 7 个 MPC 指令

命令总线训练
  • 训练将内部 VREF(ca) 集中在 CA 数据眼图中，同时，允许对 CS 和 CA 信号进行时序调整，以满足设置和保持要求
延时编码频率表
  • 支持并检查给定频率的所有读写延时要求

Vref 设置
  • 支持 CA 和 DQ 电压基准设置
单端模式
  • 支持时钟和选通的单端模式
字节模式
  • 支持 2Gb 到 32Gb 的字节模式设备
Tccd+n 读/写
  • 支持读取合并和写入合并的所有组合，将 Tccd+n 分开
延迟建模
  • 输入和输出信号的延迟建模，在仿真器波形上显示延迟建模的内部信号
  • 支持有漂移的 tDQSCK 上的延迟随机化

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