签核Signoff
混合信号时序和电源签核
Key Benefits
- 设计容量多达 10 万个单元
- 具有信号完整性分析功能的硅精确性时序和电源签核
- 与 Innovus™ Implementation System 和 Virtuoso® Layout Suite 集成
作为小规模签核解决方案,Cadence® Virtuoso Digital Signoff Solution 提供强大的电源和时序分析功能,填补了行业的一大空白。大小适中的封装使您可以在实现签核方面避免做出妥协。
随着混合信号设计向更先进的工艺节点发展,业内对签核质量工具的需求与日俱增。信号完整性和波形效应需要进行签核质量分析。截至目前,用户的选择十分有限——用户必须使用实现工具进行签核(这不会产生签核质量的结果),或者必须使用完整的签核席位进行签核(投资额度可能超出您愿意承受的范围)。
我们的 Virtuoso Digital Signoff Solution 填补了电源和时序分析的空白。该解决方案包含两个产品:Virtuoso Digital Signoff Timing Solution 和 Virtuoso Digital Signoff Power Solution。二者都支持先进节点工艺,包括 FinFET 节点。
更好的时序收敛
基于 Cadence Tempus ™ Timing Signoff Solution,Virtuoso Digital Signoff Timing Solution 与设计实现环境紧密结合,从而在整个设计流程中提供更好的时序收敛。借助该解决方案,您将获得:
- 具有延迟计算功能和信号完整性效果的静态时序分析
- 噪声毛刺分析(Noise glitch analysis)
- 分布式/并行多模多角 (MMMC) 优化
- 从时序报告到 Virtuoso Layout Suite 布局编辑器的时序路径交叉探测
- 交互式工程变更单 (ECO)
- SDC lint 检查
- SDC 策略检查,其中包括层次化检查
- SDC 集成
更快速的电源签核
基于 Cadence Voltus ™ IC Power Integrity Solution,Virtuoso Digital Signoff Power Solution 提供了准确、快速的分析和优化技术,可用于调试、验证和修复集成电路芯片功耗、压降以及电迁移约束和超标。该解决方案提供:
- 静态电源和 EMIR 分析
- 动态电源和 EMIR 分析
- 高级分析,其中包括先进 FinFET 节点、FD-SOI 节点、全芯片电阻分析和 ESD