Key Benefits
- 多达10倍的RTL设计效率提升
- 运行时间加速高达 5 倍,可以线性扩展至超过 1000 万个电路单元
- 单元级、模块级和芯片级综合的迭代次数至少减少 2 倍
- 与Cadence Innovus Implementation System 中时序和线长的差异控制在5% 以内
- 在不影响性能的同时,对数据通路(datapath)面积的减少多达 20%
- Cadence 安全解决方案的一部分,提供自动安全机制插入和优化
Cadence® Genus™ Synthesis Solution 的最终目标非常明确:在RTL 设计中提供最佳效率,并在最终物理实现中提供最高质量的结果 (QoR)。
Genus Synthesis Solution 可以将逻辑综合的运行时间加快高达 5 倍,并且线性扩展至超过 1000 万个电路单元。此外,全新的物理感知能力可以将单元级和芯片级综合的迭代次数减少 2 倍或 2 倍以上。结合这些强大的功能,您可以将 RTL设计效率提高 10 倍。此外,新的体系结构级整体分析优化引擎可以将数据通路面积减少多达 20%,同时对性能产生影响。
Genus Synthesis Solution 与 Cadence Innovus™ Implementation System 和 Cadence Tempus™ Timing Signoff Solution 共享一个新的通用用户界面(GUI),从而有效简化了流程开发的过程,提高了整个 Cadence 数字设计流程的用户可用性。新的用户界面包括统一的数据库访问权限、MMMC时序配置和报告,以及低功耗设计的初始化。
Processors for automotive and industrial markets are driving higher levels of integration and complexity. This requires larger design partitions to deliver the efficiencies and time to market demanded by our customers.
Anthony Hill, Director of Processor Technology, Texas Instruments
At Imagination, we regard the ability to perform rapid synthesis as a key enabler for our customers to better explore the design space and achieve the best PPA within ever-shrinking tapeout schedules.
Tony King-Smith, Executive Vice President of Marketing, Imagination