Layout Verification
Delivering a faster path to final signoff
在先进工艺节点上,您可以支持强制性更高的可制造性设计 (DFM) 检查,以解决可能导致参数良率损失的光刻、蚀刻和掩膜系统制造变化。Virtuoso® 定制设计平台中的 Cadence 版图验证工具支持设计时制造签核。这些工具还可以通过提供版图效应分析和优化的技术(LDE),帮助您在版图创建过程中减少版图产生的负面效应。
我们还通过 Cadence® Physical Verification System (PVS)提供设计时和版图物理验证、约束条件验证以及可靠性检查功能,以便加速最终签核。