- High-Speed SerDes
- PCIe and CXL
- Chiplet and D2D
- Interface IP
- Denali Memory Interface and Storage IP
LPDDR PHY 和控制器
LPDDR5、LPDDR4X、LPDDR4、LPDDR3 PHY 和控制器
概述
面向 LPDDR5/4X/4/3 的 Cadence® Denali® PHY 和控制器是一个高速片上存储器接口 IP 系列,产品针对每个应用的需求经过优化,可满足高性能要求。Denali LPDDR 控制器提供了一系列广泛的功能,以满足新兴的 LPDDR DRAM 子系统的 RAS、ECC、奇偶校验和数据擦除功能。针对应用经过优化的 LPDDR5 PHY 和控制器可以实现行业领先的数据速率。低功耗特性包括多个低功耗状态,以延长电池寿命,实现节能操作。
LPDDR5 PHY IP 写入眼图
LPDDR5 IP 硅测试
核心优势
低延迟
适用于数据密集型应用
低功耗和小面积
业界领先的 PPA,基于先进的架构设计和电路实现
可靠
基于先进的时钟设计和 I/O 架构设计,实现最大系统裕度
主要功能
- 配置针对应用经过优化,可加快交付时间并降低风险
- 低功耗 VDD 空闲、VDD 浅睡眠和低速模式下的节能时钟
- 具有阻抗校准逻辑和数据保持能力的 I/O 垫片
- 用于延迟调整的细粒度定制延迟单元
- 内部和外部的数据路径环回模式
- 高负载系统的 RX 和 TX 均衡
- 读写数据路径上的可编程的per-bit deskew(PVT 补偿)
- 存储控制器接口符合 DFI 标准,最高支持到 5.0 版
- 配置针对应用经过优化,可加快交付时间并降低风险
- 边带和in-line SEC/DED ECC
- 支持高级 RAS 功能,包括error scrubbing、奇偶校验等
- 符合 LPDDR5/4X/4/3 协议的存储器
- 命令优先级:Arm® AMBA® 4 AXI、AMBA 3 AXI
- 单端口和多端口主机接口选项
- QoS 功能允许在 Arm AMBA 4 AXI 和 CHI 接口上设置命令优先级
- 经过硅验证,批量发货