もう昔のように作れない。悩める設計者必見!!
先端テクノロジ設計者のためのコンベンション
—カスタムIC Advanced Nodeサミット 2017—
使用するテクノロジの選定は、設計者がデザインを考える際、最初に行わなければならないことです。従来は、選んだテクノロジ毎に、多少の違いはあっても、基本的な構造に違いが無いため、過去のプロジェクトを通じて培った設計経験は、十分に次のプロジェクトに生かすことが出来ました。
ところが、22/20nm 以降の先端テクノロジにおいては、テクノロジ毎に構造や製造工程が大きく異なる為、選んだテクノロジによって、設計に関する要求が異なり、これにより、設計手法、そして、設計のための環境まで異なったものが求められます。
更に増す設計仕様への要求事項の複雑さに加え、テクノロジ毎に異なる要求事項は設計者の負担を増大させることにつながり、その結果、多岐に渡るテクノロジの要求事項の全てを網羅した、統合設計環境が必要とされます。
ケイデンスのVirtuosoR ICADV12.3は、これらの異なる要求を統合された環境下で網羅することに成功した先端テクノロジ向け標準設計環境です。
今秋、10月26日にカスタムIC Advanced Nodeサミット 2017が開催されます。このサミットでは、Front-Endから、Design Verificationまでのフローを通じ、如何にVirtuoso ICADV12.3が、異なるテクノロジの要求事項を網羅し、統合環境を実現しているかを紹介します。中でも特に、使用するテクノロジによって大きく異なる部分(FinFET vs. FD-SOI, SADP vs. LELE)については、独立したテクニカルトラックで対応するソリューションを体感していただけます。以下の表1にこのSummitのアジェンダを示します。
時間 |
内容 |
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10:00- 10:10 |
ご挨拶 |
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10:10- 11:20 |
ケイデンスのAdvanced Node設計環境 |
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11:20-12:00 |
Front-Endセッション (FE to BE Flow) |
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12:00-12:50 |
昼食 |
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トラック A |
トラック B |
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12:50-13:30 |
Placement I/F (Modgenを含む)FinFET向 |
Placement I/F (Modgenを含む) |
13:40-14:20 |
EADソリューション |
LDE Re-simフロー |
14:30-15:10 |
SADP Technology向配線技術 |
マルチパターンニング(LELE)Technology向 |
15:10-15:30 |
休憩 |
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15:30-16:10 |
電気的検証(EMIR, Voltus-Fi) |
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16:10-16:50 |
物理検証(iPVS, RV(Result Viewer)) |
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16:50-17:00 |
ファウンダリ・サポート状況 |
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17:00-17:10 |
まとめ |
表1.カスタムIC Advanced Nodeサミット 2017アジェンダ
以下に主なサミットの内容を紹介します。
General Chair 星 実彦
今回のSummitは、昨年11月に開催し好評を頂いた同Summitの第二回目となります。昨年に比べますと、Advanced Nodeを採用されたお客様はかなり増えています。また、採用されるプロセスノードも微細化が進んでいます。22/20nmから始まったAdvanced Nodeのプロセスノードは、16/14nm、10nm、7nm、さらには、その派生ノードと、微細化と同時に多様化が進み、設計制約も複雑になりました。また、Foundry各社様からは、デバイス構造(FinFET, FD-SOI)やパターンニング(LELE, SADP)が異なるさまざまなプロセスが提供されており、選択肢が増える反面、お客様は選択したプロセス毎のルールを習得する必要に迫られます。今回のSummitでは、お客様がどのプロセスを選択されても、実績のある弊社のカスタム設計ツールをお使い頂ければ、安心して設計を進められる事をご理解頂けると思います。
なお、今回は、午後の3セッションをA・B 2つのトラックに分け、多様なプロセスに対する弊社ソリューションをフローに沿いながらデモを交えて詳しくご紹介致します。各トラックの詳細については下記をご覧ください。
Technical Advisor 山本 勝
今回のSummitでは、回路設計からレイアウト、検証に至るまでシングルベンダーによる切れ目の無いFlowを実感して頂けます。またAdvanced Nodeでは、設計期間の増大を招く大きなイタレーション(回路設計→レイアウト→検証→Back Annotation→回路設計orレイアウト)をできるだけ避けるため、レイアウトの段階=LVS未完了の状態での回路特性のチェック(EAD/LDE Re-sim)、EM/IR Dropのチェック(EAD)、サインオフレベルのDRC(iPVS)等のパワフルなツールが非常に有用である事も実感して頂けます。
トラックA Track Chair 菅原 龍也
Track Aでは、主にFinFET/SADP(Self-Align Double Patterning)のデザインを設計する上で有効となる機能をご紹介します。Placementのセッションでは、Finの Fin Gridへの自動スナップ、Rowベースの配置及びダミーセルの自動挿入などの機能を、デモを交えてご紹介します。
また、EAD(Electrical Aware Design)のセッションでは、プロセスの微細化によって顕著になるEMやIR-Dropなどの問題解決のためのソリューションをご紹介します。
そして Routingのセッションでは、SADPに有効な WSP(Width Spacing Pattern)機能のご紹介、またそのWSPを用いての配線手法をご説明します。SADPは配線できる幅が決まっていたり、配線を折り曲げることができない等の制約があります。WSPを用いることでこれらの制約を意識することなく容易に配線が行えます。そのほかに、EMを考慮した幹線の最適化、trimMetal及びBridge Viaなどの機能もあわせてご紹介します。
トラックB Track Chair 五月女 和博
Truck Bでは、主にFD-SOIプロセス及びマルチパターニングテクノロジのデザインを設計する上で有効となる機能を、配置から配線までの一連のプローの中でデモを交えてご紹介します。Virtuosoのレイアウト上においてFD-SOI(完全空乏型Silicon on Insulator)デバイスは従来のプレーナー型のデバイスと同様に扱えるため、PlacementのセッションではModule GeneratorやSPD(Symbolic Placement of Devices)等、Device配置に有用な機能をご紹介します。
またLDEのセッションでは、プロセスが微細化するにつれ影響が顕著になるレイアウト依存効果についてのソリューションをご紹介します。
そしてRoutingのセッションではマルチパターニングテクノロジ(LELE:Litho-Etch Litho-Etch)におけるカラーリングの手法や配線機能についてご紹介します。LELEテクノロジでは、テクノロジによって、全配線のカラーリングが必要だったり、部分的なカラーリングのみを必要とするなどの違いがあります。本セッションでは、それぞれに適した開発フローを紹介します。
まとめ
どのようなテクノロジを選択するにしても、回路図を起こし、レイアウトを生成し、必要な検証作業を経て、デザインを完了させなければなりません。つまり、デザインフローは必ず通らなければならないものであり、フロー中の各アイテムは、全て、必ずパスしなければならないステップです。先端テクノロジでは、各テクノロジのアーキテクチャの違いにより、各ステップで行う内容が著しく異なります。
Custom-IC Advanced Node Summit 2017では、使用するテクノロジに対応したトラックを選択することで、必要となるテクノロジに対応したVirtuoso ICADV12.3でのデザインフローを体感していただけます。Custom-IC Advanced Node Summit 2017は、来る10月26日、新横浜イノテックビルにて開催されます。
ご参加の申し込みは、こちらより、ご希望のセッションをご指定の上、お申し込みください。
皆さんに会場でお会いできることを楽しみにしています。
米国ケイデンス・デザイン・システムズ社
Advanced Node Group, CPG
Sr. Software Engineering Manager
石川 浩
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