Essential SystemVerilog for UVM Training
日付 | バージョン | 国 | 場所 | |
---|---|---|---|---|
Scheduled upon demandOn demand | お問い合せINQUIRE |
Length : 1 day (s)
Course Description
受講日数:1日コース
価格:お一人様 45,000 円 (消費税別、お二人様以上にてお申込み下さい) ※開催日程、開催場所に関しましてのご相談、お問合せは[email protected]まで お問合せ下さい
概要:UVM 検証環境のコンセプトとケイデンスのツールフロー、UVM 検証環境の構築に必要な基本パーツと対応するUVMクラス、UVM クラスの機能を学習します。
Learning Objectives
コースカリキュラム:
- UVM はじめに
- UVMへようこそ
- UVC(UVM Verification Component)
- シーケンスアイテム
- シーケンス、シーケンサ
- ドライバ、モニタ、エージェント、Env
- コンフィギュレーション
- ファクトリ
- テストベンチ上位階層
- テストベンチ
- テスト
- スコアボード
- バーチャルシーケンサ
受講対象者:
- UNIX / LINUX の基礎知識をお持ちの方
- 論理設計
- 検証者
- SystemVerilogの知識をお持ちの方
Software Used in This Course
- Xcelium Single-Core
Software Release(s)
- Xcelium
Modules in this Course
- N/A
Audience
受講対象者:
- UNIX / LINUX の基礎知識をお持ちの方
- 論理設計
- 検証者
- SystemVerilogの知識をお持ちの方
Prerequisite(s)
You must have experience with or knowledge of the following:
- Windows, Linux
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Course ID: 86140
ONLINE TRAINING
Genus Synthesis Solution v16.1
This online class features the Cadence® Genus™ Synthesis Solution with next generation synthesis capabilities and how SoC design productivity gap is filled by Genus