Empowers designers to do "more" with highest levels of trust, integrity, and parasitic accuracy for on-time tapeout
Key Benefits
- あらゆる設計のサインオフ寄生抽出を最新の大規模並列処理アーキテクチャにより最大5倍の高速抽出を実現
- TSMCをはじめとする多くの先端ノードをサポートするファウンドリーで10nmまでのプロセスを認証済み。7nmを含む全ての設計に対応
- より高品質な設計相関性、より高速な設計収束、In-Designサインオフ手法をサポート
- 競合製品と比較しておよそ2.5倍となる最速のポスト・レイアウト・シミュレーションおよびキャラクタライゼーション実行時間を実現
- すべてのFinFET設計に対してCadence Voltus™-Fi Custom Power Integrity Solutionにより包括的、高精度かつ高い信頼性のEMIRソリューションを提供
Cadence® Quantus™ QRC Extraction Solutionは業界で最も信頼性の高いサインオフ向け寄生抽出ツールです。
Innovus™ Implementation SystemとVirtuoso®プラットフォームの両方を使用したIn-design手法に不可欠な要素となります。
Quantus QRC Extraction Solutionは最新の大規模並列処理テクノロジ、ファウンドリー認証済みのフィールド・ソルバー(Quantus FS)を搭載し、System-on-Chip(SoC)やカスタム/デジタル、スタンダード・セル、IP、SRAM/ビットセル、メモリIC、カスタム/アナログ設計などに対して、最大で5倍高速なサインオフ寄生抽出とシリコンで証明された高い精度を提供します。
単一の統合されたツールとして、Quantus QRC Extraction Solutionは設計の実装およびサインオフ時にセル・レベルとトランジスタ・レベルの両方の寄生抽出をサポートしています。
最先端プロセスの形状が縮小し続けるにつれて、設計の実装フローや検証フェーズの中で寄生抽出は必要不可欠となります。
Quantus QRC Extraction Solutionでは10nmまでのすべての設計と既に開始されている7nm設計をサポートします。
FinFET設計に対しては、新しいモデリングの課題が浮上しています。例えば、FinFET 3Dデバイス構造の導入において寄生容量や寄生抵抗に対するパラメータがより複雑化してきます。これらの新しい課題に対して、非常に高いレベルのサインオフ抽出精度が求められます。
Quantus QRC Extraction Solutionはrobustなモデリング・インフラストラクチャによりこれらの課題に対応いたします。これは高精度なモデルを提供し、最小のネットリストを生成して、より高速なシミュレーションやキャラクタライゼーションの実行時間を可能にします。
Quantus Smart View Delivers
the Fastest Post-Layout
Simulation Flow
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After validating the runtimes of Cadence’s Quantus QRC Extraction Solution on benchmark designs, we have determined that it offers significant improvements without compromising signoff accuracy.
Sumbal Rafiq, Director of Engineering, AppliedMicro
Despite increasing SoC design sizes and interconnect process corners at advanced nodes, Open-Silicon has achieved design closure quickly by using the Quantus QRC Extraction Solution along with its best-in-class design methodologies and tools.
Radhakrishnan Pasirajan, Vice President of Silicon Engineering, Open-Silicon
Using these [Quantus, Tempus, and Tempus ECO] signoff engines, which are consistent with the Cadence Innovus Implementation System for both extraction and static timing analysis, ensured tight correlation and a reduction in design iterations during signoff for quick design convergence.
Dr. Paolo Miliozzi, VP of SoC Technology, MaxLinear
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