ケイデンスのデジタル設計およびサインオフツールベースのリファレンスフローがSamsung 10nm プロセスで認証取得
横浜, 26 Oct 2016
システムおよび半導体メーカーに対するSamsungの10nm 第2世代プロセス(10LPP)設計の提供を加速するリファレンスフロー
ケイデンス・デザイン・システムズ社(本社:米国カリフォルニア州サンノゼ市、以下、ケイデンス)は、10月24日(米国現地時間) 、ケイデンスのデジタルインプリメンテーションおよびサインオフツール一式が、Samsungの第2世代10nm LPP (Low Power Plus)プロセス向けPDK(Process Design Kit)およびファウンデーション・ライブラリーにおいて、認証を取得したことを発表しました。また、Samsungは、ARM Cortex-A53プロセッサーを搭載したクアッドコアデザインを用いた10LPPプロセス上での検証において、ケイデンスのリファレンスフローが、パワーゲーティング、メモリーリテンション、IEEE 1801 UPF2.1パワーインテント対応等の低消費電力手法、およびLVF(Liberty Variation Format)ライブラリーを用いたSOCV(統計的オンチップばらつき)ベースのタイミング・クロージャーへ対応していることを実証しました。
ケイデンスのデジタルインプリメンテーションおよびサインオフツールは、Samsungの10LPPプロセスにおける全ての精度要件を満たしており、10LPPプロセスを使用することにより、ユーザーは迅速にデザイン・クロージャーを実現し、大規模で複雑なFinFETデザインをより速く提供することができます。加えて、ケイデンスのサインオフツールは、Samsungのテープアウト基準に対しても認証を取得しています。このフローに含まれるケイデンスツールは以下の通りです:
ケイデンスのデジタルおよびサインオフソリューションの詳細は、
https://www.cadence.com/content/cadence-www/global/en_US/home/solutions/advanced-node-solutions.html
をご覧ください。
Samsung Electronics社コメント:
Jaehong Park氏 (senior vice president of the Design Service Team):
「Samsungとケイデンスは、デザイン・クロージャーへの最速パスをお客様に提供するべく、新しい10LPPプロセス向けリファレンスフローの開発において緊密に協業してきました。ケイデンスのデジタルおよびサインオフツールにメソドロジーの技術革新が組み入れられたことにより、設計者は、Samsungの10LPPプロセスのメリットを享受できるようになりました。」
ケイデンス・コメント:
Anirudh Devgan (Senior vice president and general manager of the Digital and Signoff Group and the System Verification Group):
「ケイデンスのデジタルツールがSamsungに認証されたことにより、お客様は複雑な設計課題に対応することが可能になり、先進的な10LPP設計をより速く実現することができるようになります。Samsungの最新10LPPプロセスでケイデンスフローをご使用のお客様は、最適なPPA(Power, Performance, Area)を達成し、厳しい市場投入期間の要求を満たすことも可能です。」
CadenceおよびCadenceロゴはCadence Design Systems, Inc.の登録商標です。
その他記載されている製品名および会社名は各社の商標または登録商標です。
ケイデンス・デザイン・システムズ社(本社:米国カリフォルニア州サンノゼ市、以下、ケイデンス)は、10月24日(米国現地時間) 、ケイデンスのデジタルインプリメンテーションおよびサインオフツール一式が、Samsungの第2世代10nm LPP (Low Power Plus)プロセス向けPDK(Process Design Kit)およびファウンデーション・ライブラリーにおいて、認証を取得したことを発表しました。また、Samsungは、ARM Cortex-A53プロセッサーを搭載したクアッドコアデザインを用いた10LPPプロセス上での検証において、ケイデンスのリファレンスフローが、パワーゲーティング、メモリーリテンション、IEEE 1801 UPF2.1パワーインテント対応等の低消費電力手法、およびLVF(Liberty Variation Format)ライブラリーを用いたSOCV(統計的オンチップばらつき)ベースのタイミング・クロージャーへ対応していることを実証しました。
ケイデンスのデジタルインプリメンテーションおよびサインオフツールは、Samsungの10LPPプロセスにおける全ての精度要件を満たしており、10LPPプロセスを使用することにより、ユーザーは迅速にデザイン・クロージャーを実現し、大規模で複雑なFinFETデザインをより速く提供することができます。加えて、ケイデンスのサインオフツールは、Samsungのテープアウト基準に対しても認証を取得しています。このフローに含まれるケイデンスツールは以下の通りです:
- Innovus™ Implementation System: 大規模分散型並列処理アーキテクチャーにより大規模回路の対応およびTATの短縮を実現すると同時に、Samsungの10LPP設計で求められるフロアプラニング、カラー/ピンアクセス/ばらつきを考慮したタイミング・クロージャーやクロックツリー、パワー最適化等に対応した配置配線をサポートします。
- Genus™ Synthesis Solution: RTL (register-transfer-level)設計時に生産性の向上を実現し最終インプリメンテーションにおいて最高のQoR(quality of results)を提供
- Quantus™ QRC Extraction Solution: ファウンドリーの基準に対するクラス最高の精度、セルレベルおよびトランジスターレベルの高速でスケーラブルな抽出、マルチパターニング、マルチカラーリング、組み込み3D抽出機能、Quantus Field Solver (FS)を提供
- Conformal Logic Equivalence Checking (LEC): ロジックの変更、ECO (engineering change order) 、インプリメンテーションフローの精度を保証するだけでなく、異なるビュー/アブストラクションレベルの比較が可能
- Conformal Low Power: 低消費電力の等価性検証を構造検証および機能検証と組み合わせることにより、デザインのコンテキストに対するパワーインテントの作成とバリデーションに対応し、電力効率のよい設計のフルチップ検証を実現
- Tempus™ Timing Signoff Solution: 低電圧時の動作条件などを含むSamsungの精度要件をクリアし、統合化された先端プロセスのディレイ計算およびSTA (static timing analysis) を提供
- Voltus™ IC Power Integrity Solution: フルチップのSoC(システムオンチップ)パワーサインオフ精度を提供し、広範なEM/IR(エレクトロマイグレーションおよびIR-drop)設計ルールおよび要件に対応する、セルレベルのパワーインテグリティー・ツール
- Physical Verification System: DRC (design rule checking)、LVS (layout versus schematic)、高性能なメタルフィル、歩留りのスコアリング、電圧依存チェック、インデザイン・サインオフに対応する先進的なテクノロジーおよびルールデックを包含
- Litho Physical Analyzer: プロセスのホットスポットを検出して自動修正することにより、ライブラリーやIP、およびデジタル/カスタム/ミックスシグナル設計の歩留りと製造可能性を改善。これはSamsungのファウンドリーDFM提供物の一部です。
- Cadence CMP Predictor: CMP (化学機械研磨) により起こる3Dトポロジーのばらつきとホットスポットを予測し、設計の製造可能性を改善、トポロジーのばらつきを低減。これはSamsungのファウンドリーDFM提供物の一部です。
- LDE Electrical Analyzer: LDE(レイアウト依存効果)考慮の再シミュレーション、レイアウト解析、マッチング・コンストレイントのチェック、LDE成分の寄与レポートおよび未完成のレイアウトからでも修正ガイドラインの生成が可能となり、アナログ設計収束を加速
- Modus™ Test Solution: 新しいフィジカルアウェアな2D Elastic Compressionアーキテクチャーと統合されたスキャン・テストおよびロジックBIST、メモリーBISTインサーションを提供、テスト時間の短縮と製造テストコストの最小化を実現
ケイデンスのデジタルおよびサインオフソリューションの詳細は、
https://www.cadence.com/content/cadence-www/global/en_US/home/solutions/advanced-node-solutions.html
をご覧ください。
Samsung Electronics社コメント:
Jaehong Park氏 (senior vice president of the Design Service Team):
「Samsungとケイデンスは、デザイン・クロージャーへの最速パスをお客様に提供するべく、新しい10LPPプロセス向けリファレンスフローの開発において緊密に協業してきました。ケイデンスのデジタルおよびサインオフツールにメソドロジーの技術革新が組み入れられたことにより、設計者は、Samsungの10LPPプロセスのメリットを享受できるようになりました。」
ケイデンス・コメント:
Anirudh Devgan (Senior vice president and general manager of the Digital and Signoff Group and the System Verification Group):
「ケイデンスのデジタルツールがSamsungに認証されたことにより、お客様は複雑な設計課題に対応することが可能になり、先進的な10LPP設計をより速く実現することができるようになります。Samsungの最新10LPPプロセスでケイデンスフローをご使用のお客様は、最適なPPA(Power, Performance, Area)を達成し、厳しい市場投入期間の要求を満たすことも可能です。」
CadenceおよびCadenceロゴはCadence Design Systems, Inc.の登録商標です。
その他記載されている製品名および会社名は各社の商標または登録商標です。
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