ケイデンスとSMIC、低消費電力28nmデジタル設計リファレンスフローの提供で協業
横浜, 09 Jun 2016
ケイデンスのデジタル設計ツール群がRTLからサインオフまで設計効率を改善
ケイデンス・デザイン・システムズ社(本社:米国カリフォルニア州サンノゼ市、以下、ケイデンス)は、6月7日(米国現地時間) 、Semiconductor Manufacturing International Corporation (SMIC)と協業し、ケイデンスの低消費電力デジタル設計ツールをベースに開発された28nmプロセス向け設計リファレンスフローを提供することを発表しました。本リファレンスフローはIEEE1801低消費電力設計検証標準仕様に基づき開発され、RTLからサインオフまでの28nm設計工程をカバーします。SoC設計者は、最適なPPA(power/performance/area)を得る事で、コンピュータ、民生、ネットワーク、ワイヤレスなどのマーケットに対して要求される参入期間を短縮する事が可能となります。
RTLからサインオフまでの設計工程を包括的にサポートするケイデンスのツールは下記の通りです:
ケイデンスツールの詳細な情報は、
www.cadence.com/news/smicをご覧ください。
SMICコメント:
Tianshen Tang氏(senior vice president of Design Services)
「私たちはケイデンスと密接に協業し、お客様が高パフォーマンスで低消費電力なモバイルプロセッサーチップを容易に実装できるように28nmプロセス向けリファレンスフローを共同開発しました。ケイデンスの革新的なツールを弊社の28nmプロセス技術を統合することで、設計チームは設計効率を高め、信頼性の高い設計をより早期に市場に送り出す事が可能になります。」
ケイデンス・コメント:
Anirudh Devgan(senior vice president and general manager of the Digital & Signoff Group and the System & Verification Group)
「SMICとケイデンスの協業によって私たちの共通のお客様はケイデンスの先進的なデジタルインプリメンテーションツール及びサインオフツールを短期間で採用する事が可能になり、消費電力の最適化及び最短での設計クロージャを達成することができるようになります。最適化されたフローによって設計者はこれらの革新的な技術を適用し、SMICの28nmプロセス上で最適なPPA(power/performance/area)を得ることが可能になります。」
CadenceおよびCadenceロゴはCadence Design Systems, Inc.の登録商標です。
その他記載されている製品名および会社名は各社の商標または登録商標です。
ケイデンス・デザイン・システムズ社(本社:米国カリフォルニア州サンノゼ市、以下、ケイデンス)は、6月7日(米国現地時間) 、Semiconductor Manufacturing International Corporation (SMIC)と協業し、ケイデンスの低消費電力デジタル設計ツールをベースに開発された28nmプロセス向け設計リファレンスフローを提供することを発表しました。本リファレンスフローはIEEE1801低消費電力設計検証標準仕様に基づき開発され、RTLからサインオフまでの28nm設計工程をカバーします。SoC設計者は、最適なPPA(power/performance/area)を得る事で、コンピュータ、民生、ネットワーク、ワイヤレスなどのマーケットに対して要求される参入期間を短縮する事が可能となります。
RTLからサインオフまでの設計工程を包括的にサポートするケイデンスのツールは下記の通りです:
- Innovus™ Implementation System: 大規模分散型並列処理アーキテクチャを備えた次世代フィジカルインプリメンテーションツールで、SoC設計者は競争力の高いPPA (power/performance/area)を得ることで高品質な設計を行う事が可能になります。また、本ツールはカラー/ピンアクセス/ばらつきを考慮したタイミングクロージャ機能、クロックツリー生成、パワー最適化処理を備えたフロアプラン処理、配置配線処理をサポートし、28nmプロセスの設計に必要な技術を提供します。
- Tempus™ Timing Signoff Solution: 大規模分散並列処理及びフィジカル効果を考慮したタイミング最適化機能を提供し、サインオフ段階におけるタイミングクロージャの期間を大幅に削減する包括的なタイミング解析ツールで、実シリコンとの誤差のないタイミング解析、SI解析によりテープアウト後のチップの動作を確実なものにします。
- Voltus™ IC Power Integrity Solution: 正確で高速かつ大規模なデータに対応可能な解析・最適化技術を提供するフルチップ及びセルレベルのパワーサインオフツールにより、設計者はICチップの消費電力、IRドロップ、エレクトロマイグレーション(EM)の制約及び違反をデバッグ/検証/修正する事ができ、チップのパワーサインオフ、及び全体の設計クロージャを加速することが可能となります。
- Voltus-Fi Custom Power Integrity Solution: アナログ、メモリー、カスタム・デジタルIPブロックの解析及びサインオフに使用するSPICEレベル精度のトランジスタレベル・パワーインテグリティー・ソリューションで、Voltus IC Power Integrity Solutionを使用したSoCのパワーサインオフ処理向けにIPブロックのパワーグリッド情報を提供する精度の高いマクロモデルを生成します。トランジスターレベルに至る広範なEM/IR設計ルールおよびSMICの28nmプロセスの要件に対応します。
- Conformal® Low Power Verification: 設計における低消費電力化に向けた意図(intent)の生成、確認に使用され、低消費電力設計のチップレベルでの検証環境を提供します。
- Genus™ Synthesis Solution: 次世代のRTL論理合成及びフィジカル合成ツールで、従来ツール比で最大5倍の高速化を達成し、1千万インスタンスまでリニアに高速化する並列処理をサポートすることによりRTL設計者の設計効率を改善します。
- Quantus™ QRC Extraction Solution: 実製品で実証されている次世代の抽出ソリューションで、シングル及びマルチコーナーの抽出をより高速に処理し、ファウンドリーのゴールデンデータに匹敵するクラス最高の精度を提供します。
- Cadence Physical Verification System (PVS): フルチップサインオフ検証及びin-design検証をサポートするフィジカル検証ソリューションで、ケイデンスの他のツールVirtuoso® Custom IC platform、Innovus Implementation System、Quantus QRC Extraction Solutionにも統合され、設計・検証の繰り返しを大幅に削減し、テープアウトまでの時間を最短化します。
- Cadence CMP Predictor: モデルベースのアプローチを用い、複数層における配線の厚みと表面形状のばらつきを正確に予測するツールです。歩留まりに悪影響を与える可能性があるCMPホットスポットを検出します。CMPモデルはCadence CMP Process Optimizerによって生成することができます。
- Litho Physical Analyzer (LPA): 通常のデザインルールチェックでは見逃される可能性がある製造上の問題を短時間で検出します。これにより、フィジカルインプリメンテーションの段階で、OPCやリソグラフィシミュレーションをベースとするソリューションとは比べものにならないほど短時間で歩留まりを改善することができます。
ケイデンスツールの詳細な情報は、
www.cadence.com/news/smicをご覧ください。
SMICコメント:
Tianshen Tang氏(senior vice president of Design Services)
「私たちはケイデンスと密接に協業し、お客様が高パフォーマンスで低消費電力なモバイルプロセッサーチップを容易に実装できるように28nmプロセス向けリファレンスフローを共同開発しました。ケイデンスの革新的なツールを弊社の28nmプロセス技術を統合することで、設計チームは設計効率を高め、信頼性の高い設計をより早期に市場に送り出す事が可能になります。」
ケイデンス・コメント:
Anirudh Devgan(senior vice president and general manager of the Digital & Signoff Group and the System & Verification Group)
「SMICとケイデンスの協業によって私たちの共通のお客様はケイデンスの先進的なデジタルインプリメンテーションツール及びサインオフツールを短期間で採用する事が可能になり、消費電力の最適化及び最短での設計クロージャを達成することができるようになります。最適化されたフローによって設計者はこれらの革新的な技術を適用し、SMICの28nmプロセス上で最適なPPA(power/performance/area)を得ることが可能になります。」
CadenceおよびCadenceロゴはCadence Design Systems, Inc.の登録商標です。
その他記載されている製品名および会社名は各社の商標または登録商標です。
お問い合せ先