CadenceLIVE Japan – OnDemand
Keynote
将来のインテリジェントな電子システム設計を支えるComputational software技術
EDAは今日に至るまで設計の生産性、スケーラビリティ、品質を桁違いに向上させてきました。そして今、AIの時代が到来し、私たちの日常生活に欠かせない様々なエレクトロニクス製品、そしてそれらの製品の設計技術にも大きな影響を与えています。しかし、既存の設計ツールやフローにAI技術を加えることは、最初の一歩に過ぎません。複雑に絡み合うアプリケーション、歴史的に疎結合だったシステムの多次元の様々な構成要素にまたがる最適化を実現できるようになったのです。今後もComputational software技術の革新によって、システム設計の生産性を大幅に向上させ、これまで不可能だった、あるいは考えもしなかった最適化の結果をもたらし、業界を変革していきます。
米国ケイデンス 社長兼CEO Anirudh Devgan, PhD
Keynote1
半導体・デジタル産業戦略 ~デジタル産業基盤のサプライチェーン強靱化に向けて~
半導体や5G・データセンターなどのデジタルインフラ、クラウドをはじめとするデジタル産業の重要性が一層高まるなか、政府は2021年6月「半導体・デジタル産業戦略」を公表した。今後の政府・業界の進むべき方向性について、足元の取り組みや検討状況を紹介する。
経済産業省 商務情報政策局 情報産業課デバイス・半導体戦略室長 荻野 洋平 氏
Keynote2
CFD
自動車分野における革新的CFDソルバの適用
ケイデンスは、これまで使われていたものより小さいメッシュセル数を用い、高いスケール分解精度を実現した高次精度流体解析ソルバを開発・提供しています。解析ソルバはエンドツーエンドのプラットフォームに完全に統合されており、ジオメトリの準備、メッシュの生成、シミュレーション、および結果処理など、 お客様のワークフローの効率化を実現します。また、GPGPUインフラに最適化されており、計算時間の大幅な短縮が可能です。
日本ケイデンス NUMECAグループ リードアプリケーションエンジニア 桧垣 真也
CFD-1
医学・歯学及び産業分野における流体解析の活用と課題
帝京大学 先端総合研究機構 社会連携部門 流体及び構造解析・設計応用研究ラボラトリー 大学院理工学研究科 (兼担) 理工学部機械・精密システム工学科 (兼担) 教授 田沼 唯士 氏
CFD-2
近似手法に基づく汎用型高効率大域最適化法の研究開発と空力設計
空力設計問題では、複雑な現象を取り扱うことが多く、一般的に計算による評価は高コストとなります。また、空力に限らず実際の工学問題では、最適な設計点を広い範囲で探索する必要があるため、大域的な設計が必要となります。さらに、コストをかけて評価した結果には、最適解に行きつくための知見が包含されていると考えることが、特に革新的なものづくりを考える設計の上流では必要です。本講演では、そうしたことを考慮できる関数近似手法に基づく効率的大域最適化法と最新の研究状況について概説し、実際の航空宇宙空力設計問題への適用例の紹介をいたします。
東京都立大学 システムデザイン学部 航空宇宙システム工学科 システムデザイン研究科 航空宇宙システム工学域 教授 金崎 雅博 氏
CFD-3
Custom/ Analog Design
FastSPICEシミュレータ新製品Spectre FX Simulatorのご紹介 ~高精度かつ最大3倍のパフォーマンスを実現~
現在の複雑なメモリーやSoCデザインが意図された通りに機能し、チップの仕様を満たすことを確認するには、高精度かつ高速なシミュレーションが必要です。特に、レイアウトがチップの性能に影響を与える先端ノードデザインでは、レイアウト後の寄生情報をチップ検証プロセスにおいて考慮することが不可欠になっています。本セッションでは革新的なFastSPICEソルバーを投入したことにより、パフォーマンスと精度を飛躍的に向上した新製品 Spectre FX Simulatorをご紹介します。
日本ケイデンス テクノロジーセールスリード カスタムIC&シミュレーション&SPB シニアマネージャー 実石 泰一
CIC-1
Spectreを用いた経年劣化シミュレーションと信頼性モデリング手法の紹介
高信頼性半導体製品は車載部品や医療機器などに数多く使われています。そして、その設計者には、試作前の設計段階でどの程度の信頼性が確保できているかを知りたいというニーズがあり、信頼性ソリューションへの期待が高まっています。そこで、本講演では、Spectreを用いた経年劣化後の電気特性予測を行うシミュレーションに関するの説明と経年劣化シミュレーションの要となる信頼性モデリング手法について紹介します。
株式会社モーデック 技術部 半導体ソリューショングループ長 田中 浩治 氏
CIC-2
Circuit Prospectorを用いたフロントローディングなカスタムレイアウト設計
ラピステクノロジー株式会社 ディスプレイソリューション事業部ドライバLSI開発Tレイアウト設計G グループリーダー 箕浦 淳次 氏
CIC-4
Virtuoso Platform Update
ケイデンスのVirtuosoカスタム、アナログIC設計ソリューションは、ブロック・レベルおよびミックスシグナルデザインの回路設計、レイアウト設計、各種解析、物理検証まで多くのタスクを効率化・自動化することで設計TATを短縮できます。本セッションでは、Virtuosoが提供する様々なテクノロジについて最新情報をご説明します。
日本ケイデンス テクノロジーセールスリード カスタムIC&シミュレーション&SPB グループディレクター 佐藤 伸久
CIC-5
Digital Design/Signoff
アルゴリズム開発環境MATLABと高位合成ツールStratus HLSを用いたPPA探索の自動化ワークフロー
アルゴリズム開発に使用される高性能なプログラミングおよび数値計算プラットフォームであるMathWorksの MATLAB®と、高性能な高位合成技術を提供するCadence Stratus™はそれぞれ業界をリードするソリューションです。ケイデンスとMathWorksは、合成可能なSystemCを生成しCadence Stratusで高位合成を行うことにより、MATLAB上でのアルゴリズム開発段階の早期にハードウェアのPPA (電力、パフォーマンス、面積) を見積もるための統合された自動化フローの開発に協力しました。本セッションでは実例を交えながら一連の自動化フローの詳細についてご紹介します。
MathWorks Japan インダストリーマーケティング部 半導体/エレクトロニクス/通信インダストリマーケティングマネージャー 川浪 洋資 氏
日本ケイデンス システム&ベリフィケーション プロダクトエンジニアリングディレクター 李 星日
DSG-1
ルネサス先端ASIC/ASSPのパフォーマンス向上と早期マーケットリリースをCerebrusとTempus ECOソリューションで実現
先端ASIC/ASSP開発においては、プロセスの微細化と大規模化が進みタイミング・消費電力やSignoffに向けた制約が複雑化しています。 これらの制約を満足しながら市場競争力の高いPPAC(Performance/Power/Area/Congestion)を限られた設計期間内に実現するためには非常に多くのパラメーターを探索する設計が必要になります。 ルネサスエレクトロニクスではMachine Learning技術を用いたCerebrusを筆頭にCadenceデジタルフルフロー(Genus, Innovus(Cerebrus), Tempus, Pegasus, Quantus)を適用してこの課題を解決しました。 本発表ではこれらCadenceのデジタルソリューションを用いてどのように先端ASIC/ASSPのパフォーマンス向上を実現したかをご紹介します。
ルネサス エレクトロニクス株式会社 IoT・インフラ事業本部 バックエンド&テスティング開発統括部 SoCバックエンド設計部 主任技師 朝本 敏司 氏
DSG-3
ソシオネクストはいかにして5nm大規模設計でSTA期間を短縮したか!?~Tempus DSTAの活用事例~
5nmプロセス設計のフルチップSTAでは耐えられないほど大幅に検証時間が延びており、新たなブレークスルー技術が必要になっています。 今回、ソシオネクストではホスト間分散を用いた最新技術のTempus DSTAを導入することで、5nmプロセスの大規模設計においても従来プロセスの設計と同等レベルまでSTA期間を短縮することに成功しました。 本セッションでは、Tempus DSTA技術の概要に加えて弊社が同技術をどのように活用してSTA期間を短縮出来たのかをご紹介します。
株式会社ソシオネクスト グローバル開発本部 バックエンド開発部&メソドロジ開発室 シニアエンジニア 中村 明博 氏
DSG-4
電力削減のシフトレフト実現に向けたRTL電力削減ツールJoulesの導入
ルネサス エレクトロニクス株式会社 IoT・インフラ事業本部 共通EDA技術開発統括部 デザインメソドロジ部 Engineer 中西 遼太郎 氏
ルネサス エレクトロニクス株式会社 IoT・インフラ事業本部 共通EDA技術開発統括部 デザインメソドロジ部 Principal Engineer 寺山 俊明 氏
DSG-5
IP
高性能コンピューティング、AI、高速通信、チップレット向けに最適なソリューションを提供するケイデンス設計IPのご紹介
高性能コンピューティング、AI、5G、高速ネットワーク、IoT、自動運転など拡大し続ける処理能力へのデマンドはSOCに更なる高性能、高集積、高速通信を要求しています。また、ムーアの法則に則った微細化による性能向上を目指す従来の技術戦略に加えて、複数チップを融合して性能と機能を向上させる技術戦略(モアザンムーア)も広がりを見せ始めています。このようなお客様のニーズと戦略にお応えするべく、各アプリケーションに最適化された高性能メモリIP、高速インターフェースIP、チップレットIPをご紹介します。
日本ケイデンス 設計IP シニアAEマネージャー 伊原 誠
IP-1
エネルギー効率を最適化したオンデバイスAIソリューション
オンデバイスのAI処理は、ヒアラブルやウェアラブル、TWS、スマートセンサー、スマート家電などの組み込み機器に浸透しており、バッテリー寿命を延ばすためには、低消費電力で適切なレベルの処理を行うことが重要となっています。本発表では、ケイデンスのAI Boostの最初の製品である、ニューラルネットワークエンジン「テンシリカNNE110」についてご紹介します。NNE110は、効率的なテンシリカDSPとソフトウェアツールやさまざまなソフトウェアフレームワークのサポートと組み合わせることで、低エネルギーでバッテリー駆動のアプリケーションに理想的なAIソリューションを提供します。
日本ケイデンス テンシリカIP シニアAEマネージャー 松岡 祐介
IP-2
自動運転シミュレーションができる車載向けエッジAIの自動ハードウェア設計・検証環境 ~DUTを組み込んだ自動運転のシステム検証を簡単に~
変化の激しいAIを組込み実装するには、短TATでHW化してPPA評価するとともに、実際のシステムで動作確認出来る設計フローが望まれます。 本講演では、世界で最も広く使われている自動運転ソフトウェアのAutowareを活用し、Tensilica IPによるAI実装技術と、Helium、Palladium、Protiumの検証環境を用いて、AIを車載向けHWに自動実装し、自動運転システム検証が容易な設計・検証環境について、デモを交えてご紹介します。
日本ケイデンス システムソリューショングループ プリンシパルアプリケーションエンジニア 辻 雅之
IP-3
ロボットは力学系を理解できるか? ~省エネルギーなロボットの実現に向けたニューラルネットワーク新技術~
兵庫県立大学 産学連携・研究推進機構人工知能研究教育センター および 工学研究科 特任教授 松井 伸之 氏
兵庫県立大学 工学研究科 学生 橋本 尚典 氏
IP-4
TinyMLのための要素技術:軽量モデル、オンデバイス学習、連合学習、アクセラレータ
計算資源の限られたエッジデバイスで動作するニューラルネットワークの軽量モデル、置かれたエッジ環境に適応するためにエッジデバイス上で学習する技術、エッジデバイス同士で学習結果を共有する技術、FPGAやコンフィギュラブルプロセッサなどのアクセラレータを用いて推論処理を高効率化する技術について概説します。
慶應義塾大学 理工学部 情報工学科 教授 松谷 宏紀 氏
IP-5
MSA
電磁界シミュレータClarity用のコネクタモデルの提供
昨今の高速信号を扱うボード設計では、コネクタやLSIパッケージを含めて考えなければなりませんが、これらの物理情報は、製造メーカにとっては、設計資産となるため、通常は入手出来ません。そこで、当社とCadenceで協業して、設計情報を隠蔽しつつ、電磁界シミュレーションが行なえる暗号化モデルの開発し、提供する事になりました。本講演では、Clarityを使い実際に暗号化モデルを計算してベンチマークを行ないましたのでその結果を解説します。
日本航空電子工業株式会社 コネクタ事業部製品企画部 池田 浩昭 氏
MSA-2
PCB/ IC Package Design
SPB17.4 アップデート
オンライン製造性チェックや3D Canvas機能を充実させたPCB/IC Packageレイアウト、ライブラリ・回路履歴の管理からチームデザインまで行えるAllegro® Pulseなど、QIR4の新機能についてご紹介します。 関連プロダクト:Allegro PCB Editor, Package Designer Plus, System Capture, Pulse
日本ケイデンス フィールドエンジニアリング&サービス本部 カスタムIC&シミュレーション&SPB シニアテクニカルリーダー 松田 勝彦 日本ケイデンス フィールドエンジニアリング&サービス本部 カスタムIC&シミュレーション&SPB テクニカルリーダー 高橋 泰之
PCB-1
Allegro同時並行設計環境およびIn-Design Analysisを活用したハイエンドパッケージ設計期間短縮化の事例紹介
株式会社ソシオネクスト グローバル開発本部 基盤開発部 小澤 要 氏
PCB-2
Allegro ToolBoxの便利な機能と時間短縮
株式会社D-Quest 代表取締役 平 洋介 氏
株式会社D-Quest 取締役 西海 達也 氏
PCB-3
RF
Beyond5G/6Gを目指したWPT整流器の設計
次世代移動通信,Beyond5G/6Gにおいては無線電力伝送(WPT)技術が機器の低消費電力,小型化を実現するキーテクノロジーの1つとなっている.さらに,情報と電力を同時伝送する情報電力同時伝送技術(Simultaneous Wireless Information and Power Transfer, SWIPT)の研究開発を進められている.本講演では,上記の状況を基に,受電側,特に整流器に求められる性能について解説するとともに,MicrowaveOfficeを用いた設計例を紹介する.
国立大学法人 鹿児島大学 理工学域工学系 理工学研究科(工学系) 工学専攻 電気電子工学プログラム 鹿児島大学学術研究院理工学域工学系 教授 西川 健二郎 氏
RF-2
System/Verification
車載SoC製品へのvManagerを活用したルネサスの検証効率の改善事例の紹介
ルネサスエレクトロニクス株式会社 オートモーティブソリューション事業本部 車載SoC事業部 車載SoCチップ開発部 Principal Engineer 藤崎 敏朗 氏
SVG-1
Stratus HLS/Palladium Z1によるハードウェア検証事例 BER測定トライアル
富士通株式会社 フォトニクスシステム事業本部 ハードウェア技術開発統括部 近野 俊博 氏 富士通株式会社 フォトニクスシステム事業本部 ハードウェア技術開発統括部 三上 和真 氏
SVG-2
ASIL(自動車安全水準)大規模デザインにおける、Xcelium Multi-Coreを用いたDFT検証短TAT化事例紹介
大規模デザインにて、ASIL要求を満たす検証項目をTOまでに完了するのが、従来手法では困難になってきています。 今回ソシオネクストではASIL要求の一つである、POST/InsystemBIST実装デザインにおいて、GateレベルでのLogicBISTおよびMemoryBISTでの検証短TAT化に成功し、TOまでに完了する事が出来ました。 本発表ではこの成功を実現した弊社の豊富なDFT経験と、ケイデンスツール(Xcelium Multi-Core)による検証短TAT化事例をご紹介いたします。
株式会社ソシオネクスト グローバル開発本部 テスト開発部 エンジニア 大川 勉 氏
株式会社ソシオネクスト グローバル開発本部 テスト開発部 山路 晃弘 氏
SVG-3
Xcelium/JasperのX-Propagation機能によるゲートレベルシミュレーションでのX伝搬問題の解決事例
IP開発の際、X伝搬問題に注意を払わないと、ゲートレベルシミュレーションで不一致が発生したり、実機動作検証で不具合が生じることがあります。これを防ぐには、RTL検証の段階で早期にX伝搬問題を検出する必要があります。Xcelium/JasperのX-Propagation機能による、RTL検証でのX伝搬問題の解決方法をゲートレベルで発生した事例と共にご紹介します。
LeapMind株式会社 Accelerator and Compiler Team, Efficiera Product Group, Efficiera Division Verification Engineer 寺田 一樹 氏
SVG-5