ケイデンス、TSMCのInFOパッケージング技術向けにシステム設計の統合ソリューションを発表
横浜, 24 Sep 2016
両社の協業によりインプリメンテーション、サインオフ、電気-熱解析ツールがInFOパッケージングを使用する
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ケイデンス・デザイン・システムズ社(本社:米国カリフォルニア州サンノゼ市、以下、ケイデンス)は、9月21日(米国現地時間) 、今年初めに発表されたTSMCとケイデンスの協業により、TSMCのウエハー・レベルの最先端InFO (Integrated Fan-Out) パッケージング技術向けの統合システム設計ソリューションが利用可能になったことを発表しました。ケイデンスは、InFO技術を使用するデザインのマルチチップ同時最適化を実行可能とする、インプリメンテーション、サインオフ、電気-熱解析など広範にわたるツールを提供します。
TSMCのInFO技術向けのケイデンスソリューションの詳細は、
www.cadence.com/go/infoflow
をご覧ください。
今回発表されたケイデンスソリューションには次の機能が含まれます:
TSMC・コメント:
Suk Lee氏 (TSMC senior director, Design Infrastructure Marketing Division):
「設計者は、チップ全体の性能を向上させながら、複数のチップを1つのパッケージに統合する事ができるので、TSMCのInFOパッケージング技術に対する要求は引き続き存在しています。我々は、ケイデンスとの継続した協業を通じて拡張機能をこれからもお届けします。お客様は生産性を向上し、市場の競争圧力に打ち勝つことが可能になります。」
ケイデンス・コメント:
Tom Beckley (Senior vice president and general manager, Custom IC & PCB Group):
「今回発表された新しいフローにより、InFO技術向けにヘテロジニアス・マルチチップ設計の全範囲をサポートする、これまでにない包括的なICおよびパッケージングソリューションをお客様に提供します。TSMCと緊密に協業することにより、モバイルおよびIoTのお客様はシステム設計および検証にかかるサイクル時間をさらに短縮することが可能になり、製品をより早く市場に投入することができるようになります。」
CadenceおよびCadenceロゴはCadence Design Systems, Inc.の登録商標です。
その他記載されている製品名および会社名は各社の商標または登録商標です。
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ケイデンス・デザイン・システムズ社(本社:米国カリフォルニア州サンノゼ市、以下、ケイデンス)は、9月21日(米国現地時間) 、今年初めに発表されたTSMCとケイデンスの協業により、TSMCのウエハー・レベルの最先端InFO (Integrated Fan-Out) パッケージング技術向けの統合システム設計ソリューションが利用可能になったことを発表しました。ケイデンスは、InFO技術を使用するデザインのマルチチップ同時最適化を実行可能とする、インプリメンテーション、サインオフ、電気-熱解析など広範にわたるツールを提供します。
TSMCのInFO技術向けのケイデンスソリューションの詳細は、
www.cadence.com/go/infoflow
をご覧ください。
今回発表されたケイデンスソリューションには次の機能が含まれます:
- ケイデンスSystem-in-Package (SiP): システムの完全なレイアウトの生成、In-Design DRC(デザイン・ルール・チェッキング)の実行、ICレベルのフィジカルサインオフをサポートする拡張機能を持つInFO向け設計、レイアウトプラットフォームを提供
- チップおよびパッケージレベルにおける複数の抽出ソリューション: InFOアプリケーションの性能を検証できるように最適化されたQuantus™ QRC Extraction Solution、Allegro®-Sigrity™ Package AssessmentおよびExtraction Option
- 複数ICサインオフソリューション: Tempus™ Timing Signoff Solutionによりクロス・ダイ/クロスInFOタイミングチェック、 Voltus™-Sigrity Package AnalysisによりマルチダイのエレクトロマイグレーションIR drop (EMIR) 同時解析、ケイデンスのPhysical Verification System (PVS) によりDRCおよびLVSチェックをInFOシステムおよび複数ダイで実行可能
- Sigrity ICパッケージ解析および3Dモデリング: レイヤーベースの熱・電磁干渉(EMI)解析、静的・動的IR解析、熱を考慮したEM マルチダイInFOシステムを実現
TSMC・コメント:
Suk Lee氏 (TSMC senior director, Design Infrastructure Marketing Division):
「設計者は、チップ全体の性能を向上させながら、複数のチップを1つのパッケージに統合する事ができるので、TSMCのInFOパッケージング技術に対する要求は引き続き存在しています。我々は、ケイデンスとの継続した協業を通じて拡張機能をこれからもお届けします。お客様は生産性を向上し、市場の競争圧力に打ち勝つことが可能になります。」
ケイデンス・コメント:
Tom Beckley (Senior vice president and general manager, Custom IC & PCB Group):
「今回発表された新しいフローにより、InFO技術向けにヘテロジニアス・マルチチップ設計の全範囲をサポートする、これまでにない包括的なICおよびパッケージングソリューションをお客様に提供します。TSMCと緊密に協業することにより、モバイルおよびIoTのお客様はシステム設計および検証にかかるサイクル時間をさらに短縮することが可能になり、製品をより早く市場に投入することができるようになります。」
CadenceおよびCadenceロゴはCadence Design Systems, Inc.の登録商標です。
その他記載されている製品名および会社名は各社の商標または登録商標です。
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